전체 글 (4) 썸네일형 리스트형 chatgpt를 이용해서 verilog code와 testbench 만들어보기! 질문1 can you code 32bit async fifo with stall and empty feature in verilog? 답변1 Yes, it is possible to implement a 32-bit async FIFO (first-in, first-out) memory with stall and empty features in Verilog. Here is an example of how this could be done: module async_fifo_32 ( input wire clk, input wire rst, input wire wr_en, input wire wr_data, output wire full, input wire rd_en, output wire rd_data,.. vhdl/verilog code 삽입 방법 vhdl 코드나 verilog 코드 삽입이 쉽지 않아서 삽질을 많이 했습니다.. 1. 코드블럭 삽입 -> 2. 코드 작성(언어 아무거나 상관 x) 3. 기본모드를 HTML 모드로 변경 4. class="verilog" data-ke-language="verilog" '0'); signal s_led : std_logic_vector(3 downto 0) := (others =>'0'); signal s_led6_r : std_logic := '0'; -- '1' : led_on signal s_led6_g : std_logic := '0'; signal s_led6_b : std_logic := '0'; begin led [삼성역량테스트PRO] 삼성코테란?+Pro준비 https://dbstndi6316.tistory.com/336 [삼성역량테스트PRO] 삼성코테란?+Pro준비 코딩테스트 pro를 공부하기에 앞서 공부하기가 너무 귀찮아 준비 포스팅을 끄적여본다. 주경야독 꾸준히하는사람들 존경스럽다.. 삼성코테는 엄밀히말하면 삼성그룹 SW역량테스트 이며, 삼성그 dbstndi6316.tistory.com 삼성에서 하는 SW 역량 테스트? 라는게 있나봐요 이번에 알게되서 조금 살펴 봤습니다. 회원가입하고 lean 탭 눌러서 강의 한두개 눌러서 훑어 봤습니다. 필요할때 배우러 들어가면 될 것 같아요! 이전 1 2 다음